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概要 SYNCはuPD65005 249を参照のこと。 == リンク == ジャレコ(JALECO)
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== 概要 == 837-12936はセガST-V用のビデオ入出力基板。プリント倶楽部などで使われている。 == 仕様 == シルク形番 837-12936 SEGA 1996 VIDEO BD FOR ST-V パターン形番 171-7408B PC BD 基板サイズ 240mm×136mm×26mm(コネクタ突起含む) == 主要チップ == 315-6066-A V1 EPM7128ELC84-20 (ALTERA) MAX7000 CPLD 315-6067-A V2 EPM7128ELC84-15 (ALTERA) MAX7000 CPLD 315-6068 V3 EPM7096LC68-15 (ALTERA) MAX7000 CPLD MD0206 (FUJI FILM) Bt856KPJ (ROCKWELL/CONEXANT) DIGITAL VIDEO ENCODER Bt829KPF (ROCKWELL/CONEXANT) VIDEO STREAM II DECODER MB814400 (FUJITSU) 4Mbit FPM DRAM 6個実装 LA7201LA50TP (IDT) ASYNCHRONOUS FIFO uPD42280 (NEC) 2Mbit FIELD BUFFER 6個実装 MAX232CWE (MAXIM) SERIAL DRIVER 2個実装 PC16552DV (NS) DUAL ASYNCHRONUS RECEIVER/TRANSMITTER WITH FIFOs == 各ジャンパーの機能 == JP2 処理 機能 1-2オープン 1-2ショート ※ディフォルト設定 3-4オープン 3-4ショート 5-6オープン 5-6ショート ※ディフォルト設定 7-8オープン 7-8ショート ※ディフォルト設定 JP3 処理 機能 1-2オープン 1-2ショート ※ディフォルト設定 JP4 処理 機能 1-2オープン 1-2ショート ※ディフォルト設定 JP6 処理 機能 1-2ショート 1-2オープン ※ディフォルト設定 == コネクタ == J1 4ピン J2 S端子 入力 J3 RCAジャック(黄色) ビデオ入力 J4 RCAジャック(黄色) ビデオ出力 J5 S端子 出力 J6 5ピン シリアルポート J7 5ピン シリアルポート J8 2ピン J9 RCAジャック(黄色) ビデオ入力 J10 2ピン == リンク == セガ(SEGA) ST-V
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== 概要 == 315-5478はMODEL1などに搭載されているPLD。MODEL1 MEMORY BOARDに搭載されている。 == 仕様 == 315-5478 Lattice GAL16V8B 20ピンDIP == リンク == セガ(SEGA) セガのLSI
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== 概要 == 315-6226はセガ NAOMIに使用されている画像処理チップPowerVR2。 == 仕様 == == 外観 == imageプラグインエラー ご指定のURLはサポートしていません。png, jpg, gif などの画像URLを指定してください。 出典:ウィキメディアコモンズ == リンク == セガ NAOMI
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パラレルEPROM・UV-EPROM・MASKROM・ONE TIME PROM(OTP-ROM)・EEPROM Part No. Pin assign(Picture) PIN Count Description Maker,First source,Second source etc. 2704 24 4k UV-EPROM Intel 2704EA2704LNS MM2704Signetics N2704TOSHIBA TMM321C 27256 28 256k UV-EPROM Intel i27256(UV-EPROM) TOSHIBA TC53257P(MASK ROM)TOSHIBA TC54256P(OTP-ROM)TOSHIBA TC54256AP(OTP-ROM)TOSHIBA TC57256D(UV-PEROM)TOSHIBA TC57256AD(UV-PEROM)TOSHIBA TMM23256P(MASK ROM)TOSHIBA TMM24256P(OTP-ROM)TOSHIBA TMM24256BP(OTP-ROM)TOSHIBA TMM27256D(UV-EPROM)TOSHIBA TMM27256AD(UV-EPROM)TOSHIBA TMM27256BD(UV-EPROM) TOSHIBA TC53257F(SOP)(MASK ROM)TOSHIBA TC54256AF(SOP)(OTP-ROM)TOSHIBA TMM24256BF(SOP)(OTP-ROM)
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== 概要 == 315-5297はSEGA MarkIIIに搭載されているシステム制御LSI。 == 仕様 == 315-5297 (NEC) 64ピンSDIP == リンク == セガ(SEGA) == 関連リンク == Enri's Home PAGE SEGA MARK III解析など Maxim's World of Stuff Documents Japanese SMS PCB SEGA MARK III 基板写真
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== 8632963202 == ナムコが開発したSYSTEM22のPOINT ROM PCB。 SYSTEM22 POINT ROM PCB シルク 8632961202 パターン (8632963202) 出典:ウィキメディアコモンズ File Sys22 point rom pcb 01.jpg == 仕様 == S22P1-4 PAL == リンク == ナムコ(NAMCO) == 外部リンク ==
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== 概要 == 315-5571はMODEL1などに使われているLSI。 == 仕様 == MODEL1に実装されている315-5571 315-5571 (FUJITSU) 160ピンQFP == リンク == セガ(SEGA) MODEL1 セガのLSI
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== 概要 == HD6417095はセガのセガサターンやST-Vに使われているCPU,SH-2マイコン。HD6417604相当で、ピンアサインもほぼ同じ。 == 仕様 == HD6417095外観 出典:ウィキペディア HD6417095 (HITACHI) 144ピンQFP 28.7MHz駆動 == HD6417095 SH-2 ピンアサイン == 端子番号 端子名称 I/O 端子機能 1 D11 I/O Databus11 2 D12 I/O Databus12 3 D13 I/O Databus13 4 VCC - +5V 5 D14 I/O Databus14 6 VSS - 0V 7 D15 I/O Databus15 8 D16 I/O Databus16 9 D17 I/O Databus17 10 D18 I/O Databus18 11 D19 I/O Databus19 12 VCC - +5V 13 D20 I/O Databus20 14 VSS - 0V 15 D21 I/O Databus21 16 D22 I/O Databus22 17 D23 I/O Databus23 18 VCC - +5V 19 D24 I/O Databus24 20 VSS - 0V 21 D25 I/O Databus25 22 D26 I/O Databus26 23 D27 I/O Databus27 24 VCC - +5V 25 D28 I/O Databus28 26 VSS - 0V 27 D29 I/O Databus29 28 D30 I/O Databus30 29 D31 I/O Databus31 30 A0 I/O Addressbus0 31 A1 I/O Addressbus1 32 A2 I/O Addressbus2 33 VSS - 34 A3 I/O Addressbus3 35 A4 I/O Addressbus4 36 A5 I/O Addressbus5 37 A6 I/O Addressbus6 38 A7 I/O Addressbus7 39 A8 I/O Addressbus8 40 VCC - +5V 41 A9 I/O Adressbus9 42 VSS - 0V 43 A10 I/O Addressbus10 44 A11 I/O Addressbus11 45 A12 I/O Addressbus12 46 A13 I/O Addressbus13 47 A14 I/O Addressbus14 48 VCC - +5V 49 A15 I/O Addressbus15 50 VSS - 0V 51 A16 I/O Addressbus16 52 A17 I/O Addressbus17 53 A18 I/O Addressbus18 54 VCC - +5V 55 A19 I/O Addressbus19 56 VSS - 0V 57 A20 I/O Addressbus20 58 A21 I/O Addressbus21 59 A22 I/O Addressbus22 60 VCC - +5V 61 A23 I/O Addressbus23 62 VSS - 0V 63 A24 I/O Addressbus24 64 A25 I/O Addressbus25 65 A26 I/O Addressbus26 66 DACK0 O DMA0 acknowledge 67 VCC - +5V 68 DACK1 O DMA1 acknowledge 69 VSS - 0V 70 DREQ0 I DMA0 request 71 DREQ1 I DMA1 request 72 CS0# O Chip select 0 73 CS1# O Chip select 1 74 CS2# O Chip select 2 75 CS3# O Chip select 3 76 BS# I/O Bus cycle start 77 RD/WR# I/O Read/Write# 78 VSS - 0V 79 RAS#/CE# O RAS# for DRAM/SDRAM,CE# for Pseudo-SRAM 80 CAS#/OE# O CAS# for DRAM/SDRAM,OE# for Pseudo-SRAM 81 CASHH#/DQMUU/WE3# O Most significant byte selection signal for memory 82 CASHL#/DQMUL/WE2# O Second byte selection signal for memory 83 CASLH#/DQMLU/WE1# O Third byte selection signal for memory 84 VCC - +5V 85 CASLL#/DQMLL/WE0# O Least significant byte selection signal for memory 86 VSS - 0V 87 RD# O Read pulse 88 CKE O SDRAM clock enable control 89 WAIT# I Hardware wait request 90 NC(BEN?) 91 VSS - 0V 92 BACK#/BRLS# I Bus acknowledge in slave mode,bus request in master mode 93 BREQ#/BGR# O Bus request in slave mode,bus grant in master mode 94 WDTOVF# O Watchdog timer overflow signal output 95 FTOB O Free runnnig timer output B 96 VCC - +5V 97 FTOA O Free running timer output A 98 VSS - 0V 99 FTI I Free runninng time input 100 FTCI I Free running timer clock input 101 RXD I Serial port data in 102 TXD O Serial port data out 103 SCK I/O serial port clock in/out 104 VCC(PLL) - Power for on chip PLL +5V 105 MD0 I Mode select0 106 VSS(PLL) - 0V for on chip PLL 107 MD1 I Mode select1 108 CAP1 O External capacitance ppin for PLL 109 CAP2 O External capacitance ppin for PLL 110 MD2 I Mode select2 111 CKPACK# O Clock pause acknowledge output 112 CKPREQ#/CKM I Clock pause request input 113 VCC - +5V 114 EXTAL I Pin for connectiong crystal resonator 115 VSS - 0V 116 XTAL O Pin for connectiong crystal resonator 117 MD3 I Mode select3 118 CKIO I/O System clock input/output 119 MD4 I Mode select4 120 MD5 I Mode select5 121 VSS - 0V 122 RES# I Reset in 123 VCC - +5V 124 IVECF# O Interrupt vector fetch cycle 125 NMI I Non maskable interrupt request 126 IRL3# I External interrupt source request3 127 IRL2# I External interrupt source request2 128 IRL1# I External interrupt source request1 129 IRL0# I External interrupt source request0 130 D0 I/O Databus0 131 D1 I/O Databus1 132 VCC - +5V 133 D2 I/O Databus2 134 VSS - 0V 135 D3 I/O Databus3 136 D4 I/O Databus4 137 D5 I/O Databus5 138 D6 I/O Databus6 139 VCC - +5V 140 D7 I/O Databus7 141 VSS - 0V 142 D8 I/O Databus8 143 D9 I/O Databus9 144 D10 I/O Databus10 == リンク == 編集用 HD6417095ピンアサイン セガ(SEGA) ST-V == 外部リンク == セガサターン(基板バージョン VA0.5)の回路図(Rev.10) セガサターン(PAL仕様 基板バージョン VA0)サービスマニュアル セガサターン回路図 基板バージョンVA13相当(1) 下記と同じもの セガサターン回路図 基板バージョンVA13相当(2) 上記と同じもの
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== 基板一覧 == 全メーカーの基板(現在作成済みのページのみ) モデル メーカー SYSTEM II ナムコ SYSTEM16 セガ SYSTEM21 ナムコ SYSTEM24 セガ SYSTEM C セガ SYSTEM C2 セガ Cyclone カプコン CPS3 カプコン MJ-8956 ジャレコ MODEL1 セガ MODEL2 セガ MODEL3 セガ NAOMI セガ ST-V セガ TVG01 不明 X-BOARD セガ メガシステム(メガシステム16) ジャレコ メガシステム32 ジャレコ == リンク == == 外部リンク ==