約 1,895,777 件
https://w.atwiki.jp/pins-room/pages/415.html
KOHARA CO,LTD, Volunteer Pin 100104 100128 100159 100203 100210 100241 100272 100302 100319 100357 100364 100395 100449 100548 100609 100753 100777 100784 100807 100838 100852 100968 100975 WCup2002 Menu World Cup 2002 Sponsors Japan Pins and Medals 1 2 3 Sanrio Far East 1 2 3 4 Sonia Corporation Kohara Coca Cola 1 2 3 4 Hard Rock Cafe Disney Store Confederations Cup 2001 WCup2002 Menu
https://w.atwiki.jp/suddenattackclan69/pages/19.html
我がクラン「◆69◆」ではVCのVentriloを導入しております。 前までは強制ではなかったのですが、マスター＆チーフであるヴァンキングの意向によりVent必須とさせていただきます。 STEPとして２つに分けております。 step1 step2
https://w.atwiki.jp/retrogamewiki/pages/2909.html
今日 - 合計 - KONOHANA True Reportの攻略ページ 目次 基本情報 [部分編集] ストーリー [部分編集] 攻略情報 [部分編集] Tips [部分編集] プチ情報 [部分編集] 関連動画 [部分編集] 参考文献、参考サイト [部分編集] 感想・レビュー 基本情報 [部分編集] ストーリー [部分編集] 攻略情報 [部分編集] Tips [部分編集] プチ情報 [部分編集] 関連動画 [部分編集] 参考文献、参考サイト [部分編集] 感想・レビュー 名前 コメント 選択肢 投票 役に立った (0) 2012年10月09日 (火) 14時55分22秒 [部分編集] ページごとのメニューの編集はこちらの部分編集から行ってください [部分編集] 編集に関して
https://w.atwiki.jp/hololisgta/pages/41.html
(航空機パイロット(pilot) 本拠地 Eボタンを押し、航空機を選択 航空機の後ろの荷台から荷物を降ろす すぐ後ろに降ろし場所があるので、そこに降ろす 次の目的地が表示されるので、そこへ向かい 同様に荷物を降ろして行く 全ての箇所を降ろし終えたら、拠点に戻り 再度受注する。 荷下ろし箇所 マッケンジーフィールド飛行場（本拠地） サンディーフィールド飛行場 グレイプシード飛行場 軍事基地 空母
https://w.atwiki.jp/prima/pages/1868.html
Blogs on Johann Ignaz Ludwig Fischer #bf レパートリー 作曲家名（全角フルネーム）に置き換えてください [部分編集] 作曲家名（全角フルネーム）に置き換えてください 作品名（全角）に置き換えてください役名（全角）に置き換えてください Last Update 2011/01/30 05 28ページ先頭へ
https://w.atwiki.jp/bltphive/pages/26.html
http //www.reopos.dk/download/ まずは、このサイトでventrilo2.1.2.zipをダウンロードしてください。 なお、Ventrilo3.0ではつなぐことができないサバを使用しています。 インストールしたらVentriloを起動します。 まずは①の矢印をクリックして、その中にあるNewを押して、自分の名前を入力します。 次に②の矢印をクリックして、Newを押すと接続の名前を聞かれますが、ここは自由です。接続名を決めるとHostnameとPortNumberが入力できるようになります。 HostName：vent.ngameservers.com PortNumber： を入れてOKを押してください。 これでConnectを押せばつながります。 なお、このサーバーにはパブリックチャンネル（誰でも使用が自由なちゃんねる）しかないので、人がいないチャンネルに適当に入ります。クラメンが溜まってるチャンネルを見つけて入ってきてください。
https://w.atwiki.jp/dmori/pages/52.html
VPI(PLI2.0)を使う概要 参考資料 ソース テストベンチ 実行方法Cver NC-Verilog VCS ModelSim Veritak メモ VPI(PLI2.0)を使う 概要 Verilogから他言語の呼び出し Verilogでは出来ないor難しいことをVPIで実装 リファレンスモデル等、Verilog以外での実装が都合良いもの 参考資料 http //www.asic-world.com/verilog/pli6.html ソース 引数の数を数えて表示する "$count_args();"のとき、引数を0個とするか1個とするか、シミュレータによって差があるようだ。 count_args.c #include "vpi_user.h" #define NULL 0L int count_args(){ vpiHandle thisTask, argI, argH; int count = 0; thisTask = vpi_handle(vpiSysTfCall, NULL); if (vpi_chk_error(NULL)){ vpi_printf("ERROR Could not get a handle to the task/func!\n"); return(0); } argI = vpi_iterate(vpiArgument, thisTask); if (vpi_chk_error(NULL)){ vpi_printf("ERROR Could not get iterator for task/func arguments!\n"); return(0); } if (!argI){ vpi_printf("There are 0 arguments to the system task.\n"); return(0); } /* Step throught args */ while (argH = vpi_scan(argI)){ vpi_free_object(argH); count++; } vpi_printf("There are %i arguments to the system task.\n",count); return(0); } vpi_user.c シミュレータとのインターフェース、登録など #include stdio.h #include "vpi_user.h" #ifdef NCVERILOG #include "vpi_user_cds.h" #endif #ifdef CVER #include "cv_vpi_user.h" #endif #define FALSE 0 #define TRUE 1 extern int count_args(); static s_vpi_systf_data systfTestList[] = { { /* Attribute */ vpiSysTask ,/* int type vpiSysTask | vpiSysFunc */ 0 ,/* int sysfunctype vpiSysFuncInt|vpiSysFuncReal|vpiSysFuncTime|vpiSysFuncSise */ "$count_args",/* char *tfname Function Name ="\$[A-Za-z0-9_]+" */ count_args ,/* int (*calltf) (option) application routine */ 0 ,/* int (*compiletf) (option) calls once each time it compiles an instance */ 0 ,/* int (*sizetf) (option) */ 0 /* char *user_data (option) */ }, { 0 } }; void setup_test_callbacks() { p_vpi_systf_data systf_data_p = (systfTestList[0]); while(systf_data_p- type){ vpi_register_systf(systf_data_p++); if (vpi_chk_error(NULL)){ vpi_printf("Error occured while setting up user %s\n", "defined system tasks and functions."); return; } } } void (*vlog_startup_routines[])() = { setup_test_callbacks,/* */ 0 /* final entry must be 0 */ }; #ifdef CVER void vpi_compat_bootstrap(void){ int i; for (i = 0;; i++){ if (vlog_startup_routines[i] == NULL) break; vlog_startup_routines[i](); } } #endif テストベンチ test.v module top(I1); input I1; reg a; integer int; real r1; time t1 [31 0]; initial begin $count_args(a, int, r1, t1); $count_args(); $count_args; $count_args(a); end endmodule 実行方法 Cver gcc -g -I(gplcver-2.12aの場所)/pli_incs -c vpi_user.c count_args.c -DCVER gcc count_args.o vpi_user.o -shared --export-dynamic -o vpi.so cver +loadvpi=./vpi.so vpi_compat_bootstrap test.v 実行結果。 solaris(SPARC)は失敗する･･･。 % cver test.v +loadvpi=./vpi.so vpi_compat_bootstrapGPLCVER_2.12a of 05/16/07 (Sparc-Solaris).Copyright (c) 1991-2007 Pragmatic C Software Corp. All Rights reserved. Licensed under the GNU General Public License (GPL). See the 'COPYING' file for details. NO WARRANTY provided.Today is Wed Nov 26 16 33 23 2008. **ERROR** [1803] unable to load +loadvpi= dynamic library ld.so.1 cver 重大なエラー 再配置エラー ファイル ./vpi.so シンボル vpi_handle 参照シンボルが見つかりません。Compiling source file "test.v" **test.v(12) ERROR** [1083] task enable of unknown system task or undefined PLI task "$count_args" **test.v(13) ERROR** [1083] task enable of unknown system task or undefined PLI task "$count_args" **test.v(14) ERROR** [1083] task enable of unknown system task or undefined PLI task "$count_args" **test.v(15) ERROR** [1083] task enable of unknown system task or undefined PLI task "$count_args" **test.v(16) ERROR** [1061] statement structure end bracket problem - end read Unable to begin simulation. There were 6 error(s), 0 warning(s), and 0 inform(s).End of GPLCVER_2.12a at Wed Nov 26 16 33 23 2008 (elapsed 0.0 seconds).% linux(80386)は成功する。 Warningがでている。Cverは引数が無い場合に括弧あると、文句をいうようだ。 GPLCVER_2.12a of 05/16/07 (Linux-elf).Copyright (c) 1991-2007 Pragmatic C Software Corp. All Rights reserved. Licensed under the GNU General Public License (GPL). See the 'COPYING' file for details. NO WARRANTY provided.Today is Wed Nov 26 17 10 08 2008.Compiling source file "test.v"Highest level modules top **test.v(11) WARN** [633] system task enable $count_args(); has one empty argument - for no arguments omit the ()There are 4 arguments to the system task.There are 1 arguments to the system task.There are 0 arguments to the system task.There are 1 arguments to the system task.0 simulation events and 0 declarative immediate assigns processed.4 behavioral statements executed (1 procedural suspends). Times (in sec.) Translate 0.1, load/optimize 0.1, simulation 0.1. There were 0 error(s), 7 warning(s), and 7 inform(s).End of GPLCVER_2.12a at Wed Nov 26 17 10 08 2008 (elapsed 0.2 seconds). NC-Verilog gcc -c -g -I$CDS_INST_DIR/tools/include count_args.c vpi_user.c -DNCVERILOG gcc count_args.o vpi_user.o -shared --export-dynamic -o vpi.so ncverilog +loadvpi=./vpi setup_test_callbacks test.v ".so"は省略可みたい 実行結果。 ncverilog 06.11-s004 (c) Copyright 1995-2007 Cadence Design Systems, Inc.file test.v module worklib.top v errors 0, warnings 0 Caching library 'worklib' ....... Done Elaborating the design hierarchy Building instance overlay tables .................... Done Generating native compiled code worklib.top v 0x095a53b5 streams 1, words 124 Loading native compiled code .................... Done Building instance specific data structures. Design hierarchy summary Instances Unique Modules 1 1 Registers 4 4 Initial blocks 1 1 Writing initial simulation snapshot worklib.top vLoading snapshot worklib.top v .................... Donencsim source /usr2/cadence/simulator/IUS611_s004/tools/inca/files/ncsimrcncsim runThere are 4 arguments to the system task.There are 1 arguments to the system task.There are 0 arguments to the system task.There are 1 arguments to the system task.ncsim *W,RNQUIE Simulation is complete.ncsim exit VCS vcs -R -P count_args.tab count_args.c test.v +vpi -CFLAGS "-I$VCS_HOME/linux/lib" -DNCVERILOG +cli VCSの場合、tabファイルを使って呼び出します。vpi_user.c不要です。 count_args.tab $count_args call=count_args 実行結果。 Chronologic VCS (TM) Version Y-2006.06-SP1 -- Wed Nov 26 16 42 01 2008 Copyright (c) 1991-2006 by Synopsys Inc. ALL RIGHTS RESERVEDThis program is proprietary and confidential information of Synopsys Inc.and may be used and disclosed only as authorized in a license agreementcontrolling such use and disclosure. ***** Warning ACC/CLI capabilities have been enabled for the entire design. For faster performance enable module specific capability in pli.tab fileParsing design file 'test.v'Top Level Modules topNo TimeScale specifiedStarting vcs inline pass...1 module and 0 UDP read. However, due to incremental compilation, no re-compilation is necessary.make *** Warning File `filelist' has modification time in the future (2008-11-26 16 42 03 2008-11-26 16 42 02.143906)../simv up to datemake warning Clock skew detected. Your build may be incomplete.Chronologic VCS simulator copyright 1991-2005Contains Synopsys proprietary information.Compiler version Y-2006.06-SP1; Runtime version Y-2006.06-SP1; Nov 26 16 42 2008There are 4 arguments to the system task.There are 0 arguments to the system task.There are 0 arguments to the system task.There are 1 arguments to the system task. V C S S i m u l a t i o n R e p o r tTime 0CPU Time 0.000 seconds; Data structure size 0.0MbWed Nov 26 16 42 02 2008CPU time .030 seconds to compile + .020 seconds to link + .040 seconds in simulation ModelSim unix windows まだ試してない Veritak まだ購入してない メモ 名前 link_pdfプラグインはご利用いただけなくなりました。 -
https://w.atwiki.jp/satoschi/pages/5465.html
* ｜Austronesian languages｜Malayo-Polynesian languages｜Sulawesi languages｜ 言語類型 現用言語 使用文字 type living language writing system ISO 639-3 【vko】 言語名別称 alternate names Kondeha 方言名 dialect names 参考文献 references WEB ISO 639-3 Registration Authority - SIL International the LINGUIST List Ethnologue
https://w.atwiki.jp/cinnamonchi/pages/20.html
OUTBREAK(OB1) FILE2(OB2) 只今作成中
https://w.atwiki.jp/dmori/pages/67.html
(タイトル)概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 (タイトル) 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） カウンタの使われ方によってはカウンタをM系列の周期性を利用する回路にしちゃうと か。 条件がさっぱり意味不明になってコードの読みやすさは最悪かもしれないけど、軽いか も。 【エッジ検出】 下段の立ち下がりエッジ検出で反転、それ以外でホールド。 でもこれだとクリティカルパスが改善されてない気がするので、だめか？ ALL1からALL0にいく瞬間がクリティカルパスな筈 always@(posedge CLK or negedge RST)begin if(!RST)begin r_cnt = 0; end else begin if(w_cnt_clr)begin r_cnt = 0; end else begin r_cnt = w_cnt; end end end assign w_cnt[0] =~r_cnt[0]; assign w_cnt[1] = r_cnt[0] ~w_cnt[0] ? ~r_cnt[1] r_cnt[1]; assign w_cnt[2] = r_cnt[1] ~w_cnt[1] ? ~r_cnt[2] r_cnt[2]; assign w_cnt[3] = r_cnt[2] ~w_cnt[2] ? ~r_cnt[3] r_cnt[3]; assign w_cnt[4] = r_cnt[3] ~w_cnt[3] ? ~r_cnt[4] r_cnt[4]; assign w_cnt[5] = r_cnt[4] ~w_cnt[4] ? ~r_cnt[5] r_cnt[5]; assign w_cnt[6] = r_cnt[5] ~w_cnt[5] ? ~r_cnt[6] r_cnt[6]; assign w_cnt[7] = r_cnt[6] ~w_cnt[6] ? ~r_cnt[7] r_cnt[7]; 【NAND+NOT】 ifのところにn入力NANDを期待。 NAND,NORはTr.数が少ない→高速 、てことで。 always@(posedge CLK or negedge RST)begin if(!RST)begin r_cnt = 0; end else begin if(w_cnt_clr)begin r_cnt = 0; end else begin r_cnt[0] = w_cnt[0]; if(!w_cnt[ 0]) r_cnt[1] = w_cnt[1]; if(!w_cnt[1 0]) r_cnt[2] = w_cnt[2]; if(!w_cnt[2 0]) r_cnt[3] = w_cnt[3]; if(!w_cnt[3 0]) r_cnt[4] = w_cnt[4]; if(!w_cnt[4 0]) r_cnt[5] = w_cnt[5]; if(!w_cnt[5 0]) r_cnt[6] = w_cnt[6]; if(!w_cnt[6 0]) r_cnt[7] = w_cnt[7]; end end end assign w_cnt = ~r_cnt; 【最強最速カウンタ】 組み合わせ回路なし！よってプロセスでの最高性能をお約束。 ただしFPGAはLUTなので恩恵は薄いかも。 ネタです always@(posedge CLK or negedge RESETN)begin if(RESETN==1 b1)begin r_cnt0[ 1 0] = #P_DELAY {{ 1{1 b1}},{ 1{1 b0}}}; r_cnt1[ 3 0] = #P_DELAY {{ 2{1 b1}},{ 2{1 b0}}}; r_cnt2[ 7 0] = #P_DELAY {{ 4{1 b1}},{ 4{1 b0}}}; r_cnt3[ 15 0] = #P_DELAY {{ 8{1 b1}},{ 8{1 b0}}}; r_cnt4[ 31 0] = #P_DELAY {{ 16{1 b1}},{ 16{1 b0}}}; r_cnt5[ 63 0] = #P_DELAY {{ 32{1 b1}},{ 32{1 b0}}}; r_cnt6[127 0] = #P_DELAY {{ 64{1 b1}},{ 64{1 b0}}}; r_cnt7[255 0] = #P_DELAY {{128{1 b1}},{128{1 b0}}}; end else begin if(w_cnt_clr == 1 b1)begin r_cnt0[ 1 0] = #P_DELAY {{ 1{1 b1}},{ 1{1 b0}}}; r_cnt1[ 3 0] = #P_DELAY {{ 2{1 b1}},{ 2{1 b0}}}; r_cnt2[ 7 0] = #P_DELAY {{ 4{1 b1}},{ 4{1 b0}}}; r_cnt3[ 15 0] = #P_DELAY {{ 8{1 b1}},{ 8{1 b0}}}; r_cnt4[ 31 0] = #P_DELAY {{ 16{1 b1}},{ 16{1 b0}}}; r_cnt5[ 63 0] = #P_DELAY {{ 32{1 b1}},{ 32{1 b0}}}; r_cnt6[127 0] = #P_DELAY {{ 64{1 b1}},{ 64{1 b0}}}; r_cnt7[255 0] = #P_DELAY {{128{1 b1}},{128{1 b0}}}; end else begin r_cnt0[ 1 0] = #P_DELAY {r_cnt0[0],r_cnt0[ 1 1]}; r_cnt1[ 3 0] = #P_DELAY {r_cnt1[0],r_cnt1[ 3 1]}; r_cnt2[ 7 0] = #P_DELAY {r_cnt2[0],r_cnt2[ 7 1]}; r_cnt3[ 15 0] = #P_DELAY {r_cnt3[0],r_cnt3[ 15 1]}; r_cnt4[ 31 0] = #P_DELAY {r_cnt4[0],r_cnt4[ 31 1]}; r_cnt5[ 63 0] = #P_DELAY {r_cnt5[0],r_cnt5[ 63 1]}; r_cnt6[127 0] = #P_DELAY {r_cnt6[0],r_cnt6[127 1]}; r_cnt7[255 0] = #P_DELAY {r_cnt7[0],r_cnt7[255 1]}; end end end assign w_cnt[7 0] = { r_cnt7[0] , r_cnt6[0] , r_cnt5[0] , r_cnt4[0] , r_cnt3[0] , r_cnt2[0] , r_cnt1[0] , r_cnt0[0] }; パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end (実行結果1) ソースコード ファイル1 (verilogソースコード1) (概要を記述予定) ファイル2 (verilogソースコード2) (概要を記述予定) 名前 link_pdfプラグインはご利用いただけなくなりました。 -